Disciplinas
1s2025 MC613A - Laboratório de Circuitos Digitais

1s2025 MC613A - Laboratório de Circuitos Digitais

Mural de avisos

Data Aviso
01/fev/2025 Página da disciplina no ar!
21/fev/2025 Publicados laboratórios 0 e 1
06/mar/2025 Publicado laboratório 2
07/mar/2025 Publicado formulário de entrega dos laboratórios
07/mar/2025 Publicado laboratório 3
19/mar/2025 Publicado laboratório 4
31/mar/2025 Publicados laboratórios 5 e 6
28/abr/2025 Publicados laboratório 7
30/abr/2025 Dia 07/maio não haverá aula! A entrega do Laboratório 5 está adiada para 14/maio.
14/mai/2025 Os prazos de entrega dos laboratórios 6, 7 e 8 foram adiados em uma semana.
23/mai/2025 Publicado laboratório 8
28/mai/2025 Publicado laboratório 9

Link para entrega dos laboratórios: Link removido após o final do período letivo.

Link para materiais auxiliares: Material Complementar

Calendário

Aula # Data Descrição Data entrega
1 26/fev/2025 Apresentação da disciplina –
– 05/mar/2025 Feriado –
2 12/mar/2025 Laboratório 0: Ferramenta ($w_i = 0$) 19/mar/2025
3 19/mar/2025 Laboratório 1: Circuitos simples ($w_i = 1$) 26/mar/2025
4 26/mar/2025 Laboratório 2: Unidade Lógica e Aritmética ($w_i = 2$) 09/abr/2025
5 02/abr/2025 Desenvolvimento do laboratório 2 –
6 09/abr/2025 Laboratório 3: Máquinas de estado ($w_i = 2$) 16/abr/2025
7 16/abr/2025 Laboratório 4: Multiplicador multiciclo ($w_i = 2$) 23/abr/2025
8 23/abr/2025 Laboratório 5: Relógio digital ($w_i = 2$) 14/mai/2025
9 30/abr/2025 Desenvolvimento do laboratório 5 –
– 07/mai/2025 Sem aula –
10 14/mai/2025 Laboratório 6: Transceiver UART ($w_i = 2$) 21/mai/2025
11 21/mai/2025 Laboratório 7: Cache Diretamente Mapeada ($w_i = 3$) 28/mai/2025
12 28/mai/2025 Laboratório 8: Controlador RAM ($w_i = 3$) 11/jun/2025
13 04/jun/2025 Desenvolvimento do laboratório 8 –
14 11/jun/2025 Laboratório 9: Periférico Matricial ($w_i = 3$) 25/jun/2025
15 18/jun/2025 Desenvolvimento do laboratório 9 –
16 25/jun/2025 Desenvolvimento do laboratório 9 –
– 02/jul/2025 Prazo entrega recuperação –

Ementa

Metodologia de projeto digital. Técnicas de projeto usando lógica programável. Características elétricas de circuitos digitais. Projeto e implementação de lógica combinacional: decodificadores e seletores. Flip-flops. Contadores. Circuitos aritméticos. Memórias. Projeto e implementação de lógica sequencial. Máquinas de estados. Via de dados. Introdução a VHDL.

Observação: Apesar de a ementa mencionar VHDL, os estudantes serão incentivados a utilizarem Verilog como forma de atualizar o oferecimento, já que esta tem sido a linguagem de projeto de hardware mais utilizada nos últimos anos.

Aulas

Quartas-feiras das 14 h às 18 h, IC-3 Sala 300 (Código DAC: CC00).

Contatos

Avaliação

A avaliação será composta de $N$ laboratórios distribuídos ao longo da disciplina. Os laboratórios deverão ser resolvidos em até 20 grupos distribuídos de forma que a maior diferença em número de integrantes entre quaisquer dois grupos seja menor ou igual a 2 estudantes. Casos excepcionais serão resolvidos pelo professor. O prazo para execução e entrega de cada laboratório será não inferior a uma semana, sempre até o horário limite de término de uma das aulas da disciplina.

A nota $L_i$ de cada laboratório será composta por:

  • Diagrama de Blocos ($B$): Um diagrama de blocos desenhado em papel e digitalizado ou desenhado em ferramenta adequada descrevendo o projeto da solução apresentada.

  • Demonstração ($D$): Demonstração ao vivo da solução para o professor ou PED, em que os estudantes poderão ser questionados sobre as soluções apresentadas. Não é necessário que todos os componentes do grupo estejam presentes na demonstração.

  • Código ($C$): Análise procedural e semi-automatizada do código entregue para a solução.

$$L_i = {B \times 0{,}2 + D \times 0{,}2 + C \times 0{,}6}$$

Entregas em atraso: Laboratórios não entregues ou entregues de forma incompleta (sem diagrama de blocos, sem demonstração ou sem código) até o prazo estabelecido serão avaliados com $L_i = 0$.

Recuperação: Laboratórios entregues dentro do prazo e avaliados com nota $2{,}5 \le L_i < 5{,}0$ poderão ser entregues novamente em até uma semana após o prazo de entrega do último laboratório para recuperação.

Cálculo da nota: A nota parcial da disciplina $F_P$ será calculada como:

$$F_P = {{\sum_{i} L_1 \times w_i} \over {\sum_{i} w_i}}$$

em que $w_i$ é um peso estabelecido para cada laboratório.

A nota final da disciplina $F$ dependerá do número $L_N$ de laboratórios não entregues ou entregues de forma incompleta até o prazo final e será calculada como:

$$F = \begin{cases} F_P & \text{se $L_N = 0$}\\ F_P \times 0{,}8 & \text{se $0 < L_N \le 2$}\\ F_P \times 0{,}5 & \text{se $L_N > 2$}\\ \end{cases}$$

Bibliografia

  • Stephen Brown and Zvonko Vranesic. Fundamentals of Digital Logic with VHDL Design. McGraw-Hill.
  • James O. Hamblen and Michael D. Furman. Rapid Prototyping of Digital System - A Tutorial Approach. Second Edition. Kluwer Academic Publishers
  • Peter J. Ashenden. The VHDL Cookbook

Bibliografia complementar:

  • Stephen Brown and Zvonko Vranesic. Fundamentals of Digital Logic with Verilog Design. McGrawHill.
  • Rodolfo Azevedo. Introdução à Verilog.
  • Manuais das ferramentas utilizadas na disciplina.

Aspectos finais

Uso de IA generativa: O uso será tolerado nas atividades da disciplina. Os estudantes devem sempre estar preparados para responder perguntas e explicar a fundamentação, as etapas de desenvolvimento e o resultado de quaisquer atividades avaliativas. Caso o estudante não consiga explicar seu trabalho devido ao uso indiscriminado de ferramentas de IA, o trabalho será considerado plágio.

Integridade acadêmica: Qualquer tentativa de plágio, fraude ou outra infração ética no desenvolvimento das atividades da disciplina resultará em nota zero na componente avaliativa corrente, para todos os estudantes envolvidos. Se houver reincidência, será aplicada nota zero como nota final da disciplina para todos os estudantes reincidentes.