1s2026 MC613A - Laboratório de Circuitos Digitais
Mural de avisos
| Data | Aviso |
|---|---|
| 08/jan/2026 | Página da disciplina no ar! |
Link para entrega dos laboratórios: Em breve.
Link para materiais auxiliares: Material Complementar
Calendário
| Aula # | Data | Descrição | Entrega |
|---|---|---|---|
| 1 | 25/fev/2026 | Apresentação + Conceitos de HDL | – |
| 2 | 04/mar/2026 | Tutorial da Ferramenta e Fluxo de Projeto | – |
| 3 | 11/mar/2026 | Planejamento P1 ($w_1 = 2$) | |
| 4 | 18/mar/2026 | Checkpoint P1 | |
| 5 | 25/mar/2026 | Demonstração P1 | 27/mar/2026 |
| 6 | 01/abr/2026 | Planejamento P2 ($w_2 = 2$) | |
| 7 | 08/abr/2026 | Checkpoint P2 | |
| 8 | 15/abr/2026 | Demonstração P2 | 17/abr/2026 |
| 9 | 22/abr/2026 | Planejamento P3 ($w_3 = 3$) | |
| 10 | 29/abr/2026 | Checkpoint P3 | |
| 11 | 06/mai/2026 | Demonstração P3 | 08/mai/2026 |
| 12 | 13/mai/2026 | Planejamento P4 ($w_4 = 3$) | |
| 13 | 20/mai/2026 | Checkpoint P4 | |
| 14 | 27/mai/2026 | Checkpoint P4 | |
| 15 | 03/jun/2026 | Demonstração P4 | 05/jun/2026 |
| – | 10/jun/2026 | – | – |
| – | 17/jun/2026 | – | – |
| – | 24/jun/2026 | Prazo de recuperação | 30/jun/2026 |
Ementa
Metodologia de projeto digital. Técnicas de projeto usando lógica programável. Características elétricas de circuitos digitais. Projeto e implementação de lógica combinacional: decodificadores e seletores. Flip-flops. Contadores. Circuitos aritméticos. Memórias. Projeto e implementação de lógica sequencial. Máquinas de estados. Via de dados. Introdução a VHDL.
Aulas
Quartas-feiras das 14 h às 18 h, IC-3 Sala 300 (Código DAC: CC00).
Contatos
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Professor: Isaías Bittencourt Felzmann (isaias@ic.unicamp.br)
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Estagiário Docente (PED): Em breve.
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Apoio Didático (PAD): Em breve.
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Atendimento do professor: Quartas-feiras das 9h às 10h, IC-2 Sala 26.
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Atendimento dos PEDs/PADs: Quartas-feiras das 13h às 14h, IC-3 Sala 300.
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Website: www.ic.unicamp.br/~isaias/mc613/
Metodologia
A disciplina utilizará uma Metodologia Ativa Baseada em Projetos. Os projetos terão como objetivo o desenvolvimento de sistemas de lógica digital, envolvendo planejamento da solução, descrição do hardware em HDL, execução de simulação e testes, e síntese para prototipação em FPGA. Serão propostos $N=4$ projetos práticos, em grupo, voltados ao desenvolvimento e prototipação em FPGA de lógica digital. A turma será dividida em até 20 grupos compostos por entre 2 e 4 estudantes. Composições excepcionais serão resolvidas pelo professor. Cada projeto $i$ será desenvolvido ao longo de $t_i$ semanas distribuídas ao longo do semestre, sem sobreposição, conforme calendário divulgado e atualizado, sempre que necessário, através do website da disciplina. O professor, PEDs e PADs da disciplina acompanharão a execução dos projetos, e o professor avaliará essa execução de forma contínua e formativa através de demonstrações semanais e entrega de mini-relatórios e código.
Avaliação
Os projetos são as componentes avaliativas da disciplina e serão avaliados segundo os seguintes critérios:
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Demonstração de Planejamento ($Dp$): Ocorrerá na primeira semana de execução do projeto. O Grupo deverá mostrar esquemas, diagramas, descrições de componentes de hardware, manuais, entre outros, explanando como pretendem prosseguir com o desenvolvimento e teste da solução proposta.
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Demonstrações de Checkpoint ($Dc$): Ocorrerão nas semanas intermediárias entre a primeira e a última semana de execução do projeto. O Grupo deverá mostrar o projeto sendo desenvolvido, como ele evoluiu desde a semana anterior e como ele se relaciona com o planejamento inicial proposto.
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Demonstração Final ($Df$): Ocorrerá na última semana de execução do projeto. O Grupo deverá mostrar o seu resultado final testado em simulação e sintetizado na placa de desenvolvimento.
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Entrega de Mini-Relatório e Código ($E$): Os grupos deverão entregar um mini-relatório apresentando a execução do projeto e todo o código desenvolvido. De conteúdo técnico, o relatório deve conter todo o material produzido na etapa de planejamento, descrições dos componentes de \textit{hardware} desenvolvidos fazendo referência aos arquivos de código, e descrições dos testes com resultados de simulação. Além disso, deve conter comentários sobre os principais problemas e dificuldades encontrados durante a execução do projeto e como foram solucionados. Caso o grupo considere que seu projeto está incompleto, deverá incluir a informação de o que faltou e um breve planejamento de como poderiam atingir o objetivo se houvesse mais tempo para a execução. O código será avaliado de forma complementar ao relatório. Não serão aceitas entregas de código sem relatório.
Prazos
As demonstrações devem ser feitas para o professor ou PED da disciplina durante o horário de aula. Não é necessária a presença de todos os componentes do grupo para demonstração. Entregas de relatório e código devem ser feitas até as 23h59 da primeira sexta-feira após o prazo da demonstração final. Demonstrações ou entregas fora de prazo receberão nota 0 (zero) no respectivo critério. As notas de cada projeto serão divulgadas em até duas semanas após o prazo de entrega.
Frequência
Estará reprovado por frequência o estudante que não atingir a frequência mínima de 75% na disciplina. A frequência será aferida durante as demonstrações dos projetos. Aos estudantes que necessitarem afastamento coincidente com atividades avaliativas da disciplina, desde que observados limites e condições estabelecidos pelo Art. 78-B do Regimento Geral dos Cursos de Graduação (Deliberação CONSU-A-011/1998 em redação dada pela Deliberação CEPE-A-005/2025), será agendada nova atividade avaliativa em momento oportuno e conveniente para o estudante e o professor.
Recuperação
Relatórios e código de projetos poderão ser entregues novamente até o último dia alocado para cumprimento de programa de disciplinas no Calendário da DAC (30/junho/2026). Neste caso, não haverá demonstrações e a nota atualizada da componente $E$ substituirá a nota inteira do projeto, não podendo ser maior que 5,0. Não haverá Exame Final.
Cálculo da nota
A nota Final da disciplina $F$ será calculada como:
$$F = {{\sum_{i} P_i \times w_i} \over {\sum_{i} w_i}}$$em que $w_i$ é um peso estabelecido para cada projeto ($w_1=w_2=2$ e $w_3=w_4=3$).
Bibliografia
- Stephen Brown and Zvonko Vranesic. Fundamentals of Digital Logic with VHDL Design. McGraw-Hill.
- James O. Hamblen and Michael D. Furman. Rapid Prototyping of Digital System - A Tutorial Approach. Second Edition. Kluwer Academic Publishers
- Peter J. Ashenden. The VHDL Cookbook
Bibliografia complementar:
- Stephen Brown and Zvonko Vranesic. Fundamentals of Digital Logic with Verilog Design. McGrawHill.
- Rodolfo Azevedo. Introdução à Verilog.
- Manuais das ferramentas utilizadas na disciplina.
Aspectos finais
Uso de IA generativa
O uso será tolerado em quaisquer atividades da disciplina. O uso deve ser reconhecido pelos estudantes na atividade, indicando como foi utilizado e em que etapas. Os estudantes devem sempre estar preparados para responder perguntas e explicar a fundamentação, as etapas de desenvolvimento e o resultado de quaisquer atividades avaliativas. Caso o estudante não consiga explicar seu trabalho devido ao uso indiscriminado de ferramentas de IA, o trabalho será considerado plágio.
Integridade acadêmica
Em conformidade com a cláusula de honestidade e lisura acadêmica (a seguir), qualquer tentativa de plágio, fraude ou outra infração ética no desenvolvimento das atividades da disciplina resultará em nota zero na componente avaliativa corrente, para todos os estudantes envolvidos. Se houver reincidência, será aplicada nota zero como nota final da disciplina para todos os estudantes reincidentes. Em ambos os casos, a avaliação do professor será aplicada sem prejuízo a quaisquer decisões administrativas tomadas pela Coordenação de Curso acerca do caso específico.
Cláusula de Honestidade e Lisura Acadêmica
Todas as atividades relacionadas às disciplinas devem ser realizadas em conformidade com as orientações fornecidas pelos docentes e com o devido rigor ético.
Caso o(a) docente responsável, no exercício de sua liberdade de cátedra, forme convicção acerca da ausência de lisura ou de condições adequadas para a realização da atividade avaliativa, poderá atribuir nota zero, seja para a atividade única ou, conforme o caso, para o conjunto de atividades do semestre. A ocorrência deverá ser fundamentada e comunicada à Coordenação de Curso de Graduação, podendo o(a) estudante estar sujeito a processo administrativo.
(Instrução Normativa CCG nº 02/2025)