05maio2026
14:00 Defesa de Doutorado Auditório do IC3
Tema
Design of approximate accelerators for FPGA
Aluno
Tiago da Silva Almeida
Orientador / Docente
Lucas Francisco Wanner - Coorientador: Isaías Bittencourt Felzmann
Breve resumo
Sistemas computacionais contemporâneos enfrentam demandas crescentes por eficiência computacional, motivadas pela necessidade de reduzir o consumo energético e o impacto ambiental. Embora muitas aplicações sejam naturalmente resilientes a erros e, portanto, adequadas ao uso de técnicas de computação aproximada, o espaço de projeto resultante pode se tornar proibitivamente grande, especialmente quando as otimizações abrangem múltiplos níveis de abstração da pilha computacional. Nesse contexto, esta tese aborda o desafio da exploração eficiente do espaço de projeto de aproximações no âmbito da Síntese de Alto Nível (High-Level Synthesis – HLS) para sistemas baseados em FPGA. Em particular, investiga-se o uso de componentes aritméticos aproximados — somadores e multiplicadores — de forma isolada e combinada, com o objetivo de maximizar a economia de recursos preservando níveis aceitáveis de Qualidade de Resultado (QoR). Para isso, o trabalho analisa estratégias de exploração de espaço de projeto sensíveis à aproximação e demonstra que bibliotecas de componentes podem ser reutilizadas de forma consistente entre plataformas FPGA e ASIC, mantendo o comportamento relativo entre soluções. Com base nessas observações, é proposta a Heurística Sensível à Entrada (Input-Aware Heuristic – IAH), que utiliza conjuntos de entradas representativos para guiar a exploração e identificar eficientemente pontos de projeto de alta qualidade. A abordagem proposta é avaliada em comparação com métodos de propagação de erro baseados em grafos de fluxo de dados (DFG), considerando escalabilidade, tempo de execução e qualidade das soluções. Os resultados experimentais demonstram que métricas de área e potência em FPGAs apresentam forte correspondência com implementações em ASIC, confirmando a transferibilidade entre tecnologias de componentes aproximados. Além disso, a IAH alcança qualidade de solução comparável aos métodos existentes, reduzindo a complexidade da exploração do espaço de projeto de crescimento exponencial para linear, e possibilitando economias significativas de LUT+FF e PAP (até 61% e 49%, respectivamente) com degradação negligenciável da saída em limiares de erro relevantes para aplicações práticas. Esses resultados indicam que abordagens heurísticas guiadas por entradas são eficazes e escaláveis para computação aproximada baseada em HLS.
Banca examinadora
Titulares:
| Lucas Francisco Wanner | IC/UNICAMP |
| José Augusto Miranda Nacif | IEF/UFV |
| Monica Magalhães Pereira | CCET/UFRN |
| Hervé Cédric Yviquel | IC/UNICAMP |
| Allan Mariano de Souza | IC/UNICAMP |
Suplentes:
| Carlos Alberto Astudillo Trujillo | IC/UNICAMP |
| Bruno Zatt | CDTec/UFPel |
| Mateus Beck Rutzig | CT/UFSM |