09out2023
10:00 Defesa de Mestrado Auditório do IC3
Tema
Explorando Hardware-Software co-design e Duty Cycle Dinâmico para eficiência energética em DSP ASIC de Transmissão Coerente
Aluno
Lucas de Camargo Barros de Castro
Orientador / Docente
Rodolfo Jardim de Azevedo - Coorientador: Lucas Francisco Wanner
Breve resumo
Em sistemas de transmissão óptica coerente o Circuito Integrado de Aplicação Específica \textit{(Application-Specific Integrated Circuit, ASIC)} responsável por fazer o Processamento de Sinais Digitais (\textit{Digital Signal Processing, DSP}), é a parte com maior dissipação de potência do transceptor óptico. Já no limite das tecnologias de transistores, para atingir os limites de consumo energético requeridos pelas normas e pelo mercado, projetistas precisam olhar para novas oportunidades de otimização dos designs.
Este trabalho explora o uso de \textit{Duty Cycle} dinâmico e técnicas de Hardware-Software Co-Design buscando reduzir o consumo no processamento de dados de tais DSP ASICs. É principalmente explorada a característica de operação períodica (\textit{duty cycle}) de algoritmos de estimação existentes nesses sistemas para reduzir o consumo médio do chip quando em condições favoráveis, melhorando de forma geral o consumo de designs originalmente restritos apenas aos piores cenários de operação.
Nós selecionamos um estimador como caso de estudo, o Estimador de Desvio de Frequência da Portadora (\textit{Carrier Frequency Offset Estimator, CFE)}. Utilizando este estimador, é apresentada uma metodologia detalhada de como explorar otimizações de consumo energético para esse tipo de algoritmo de estimação.
A metodologia apresentada inclui: a caracterização do consumo energético; a criação de um modelo que descreve o efeito de Desvio de Frequência da Portadora, a imparidade física que o CFE estima; a análise das restrições de temporização para o período de operação (\textit{duty cycle}); a implementação de três diferentes abordagens de redução de consumo energético utilizando controle de duty cycle dinâmico e Hardware-Software Co-Design; uma análise dos prós e contras de cada abordagem, focando em redução de consumo energético, temporização e percepções de como aplicar a metodologia para algoritmos similares.
A melhor abordagem para o estimador escolhido como caso de estudo, o CFE, obtém, em nível de simulação pós síntese, entre 22\% e 74\% de redução de consumo energético, dependendo das condições de operação do sistema.
Banca examinadora
Titulares:
| Rodolfo Jardim de Azevedo | IC/UNICAMP |
| Sandro Rigo | IC/UNICAMP |
| Eduardo Rodrigues de Lima | Eldorado |
Suplentes:
| Hervé Cédric Yviquel | IC/UNICAMP |
| Ricardo dos Santos Ferreira | CCE/UFV |